这书根据数字集成电路自动化控制开发设计的规定与特性，运用Verilog HDL对大数字系统软件开展模型、设计方案与认证，对ASIC/FPGA系统软件集成ic建筑工程设计开发设计的核心技术与步骤开展了深层次解读，內容包含：半导体芯片系统软件的模型、电源电路构造衡量、流水线技术、多核中央处理器、作用认证、时序剖析、检测服务平台、故障模拟、可测性设计方案、逻辑性综合性、后综合性认证等集成电路芯片系统软件的前后左右端建筑工程设计与保持中的核心技术及设计方案实例。书中以很多设计方案案例描述了集成电路芯片自动化控制开发设计须遵照的标准、基础方式、实用技术、设计方案工作经验与方法。
目录
- 第1章数字设计方法概论
- 参考文献
- 第2章组合逻辑设计回顾
- 习题
- 第3章时序逻辑设计基础
- 第4章Verilog逻辑设计介绍
- 第5章用组合与时序逻辑的行为级模型进行逻辑设计
- 第6章组合逻辑与时序逻辑的综合
- 第7章数据通路控制器的设计与综合
- 第8章可编程逻辑及存储器件
- 相关网站
- 习题及基于FPGA的设计训练
- 第9章数字处理器的算法和架构
- 第10章算术处理器架构
- 第11章后综合设计任务
- 附录AVerilog原语
- 附录BVerilog关键词
- 附录CVerilog数据类型
- 附录DVerilog运算符
- 附录EVerilog语言形式化语法(I)
- 附录FVerilog语言形式化语法(II)
- 附录GVerilog语言的附加特性
- 附录H触发器和锁存器类型
- 附录IVerilog2001,2005
- 附录J编程语言接口
- 附录K相关网站
- 中英文术语对照表
